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基于FPGA的viterbi译码设计及Verilog代码

  • 资源大小:1450 K
  • 上传时间: 2022-12-28
  • 上传用户:qdxqdxqdxqdx
  • 资源积分:2 下载积分
  • 标      签: viterbi Verilog FPGA

资 源 简 介

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条,为8时路径变为128条。 (2

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