8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
用VERILOG语言实现了全加器,可综合可仿真通过
上传时间： 2013-12-25
上传用户：love1314
这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间： 2016-07-30
上传用户：asdkin
这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间： 2014-05-31
上传用户：lht618
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
上传时间： 2014-01-06
上传用户：许小华
全加器， 全加器， 全加器
标签： 全加器
上传时间： 2016-11-26
上传用户：417313137
一个全加器的VHDL程序,经过编译和仿真.
上传时间： 2013-12-24
上传用户：xhz1993
基于eda中vhdl语言的一位全加器的设计，详细的设计过程和实验现象，相互学习
上传时间： 2014-01-15
上传用户：baiom
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
上传时间： 2017-01-07
上传用户：天诚24
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。
上传时间： 2017-01-19
上传用户：1583060504
