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四位二进制计数器与半加器...

📅 2013-12-24

vhdl基于半加器的全加器描述及仿真...

📅 2014-11-25

用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出...

📅 2014-11-24

本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能...

📅 2014-01-15

全加器,有半加器和或门组成.元件例化语句....

📅 2013-12-27

各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体...

📅 2013-12-19

半加器或门 1位二进制全加器顶层设计描述...

📅 2014-01-03

用VHDL语言实现半加器。已经通过编译和仿真...

📅 2013-12-30

利用两个半加器来组成的全加器，是简单的vhdl语言入门...

📅 2017-06-09

4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展...

📅 2017-05-06

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