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xilinx设计并完成一个10位的D/F转换器，输入的数字量分别由按键K1,K2来调节，其中K1完成加1功能，而K2则完成减1功能，并把转换的结构西哦女冠到BUZZ蜂鸣器上。...

📅 2013-12-08

智力抢答器： 1、竞赛开始时,主持人接通启动/停止开关(SA),指示灯HL1亮。 2、主持人按下开始抢答按钮(SB0)后,如果在10S内无人抢答,则指示灯HL2亮,表示抢答器自动撤销此次抢答.如果...

📅 2014-11-27

这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。...

📅 2016-04-30

用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试...

📅 2016-06-18

1. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。 2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。 3. 抢答器具有锁存与显示功能。即选手按动按钮，锁存相...

📅 2016-06-20

设计一个单片机控制的秒表系统。利用单片机的定时器/计数器定时和记数的原理，结合显示电路、LED数码管以及按键来设计计时器。将软、硬件有机地结合起来，使得系统能够正确地进行加、减（倒）计时，数码管能够正...

📅 2016-07-02

在本次试验中需要注意基址寄存器BX的移动方法，对以字为单位的数组，BX的移动方式是每移动一次加2或者减2 另外函数调用的过程中需要小心PUSH和pop的调用是否安全，例如在name_sort...

📅 2016-07-15

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位...

📅 2013-12-11

本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。...

📅 2013-12-15

利用动态扫描和定时器1在数码管上显示出从765432开始以1/10秒的速度往下递减直至765398并保持显示此数，与此同时利用定时器0以500MS速度进行流水灯从上至下移动，当数码管上...

📅 2013-12-06

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