介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5...
分频功率技术资料
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用VHDL语言实现数显时钟
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块...
本程序以XILINX公司的ISE８.２为开发平台
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能...
如果不考虑占空比
如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。...
数字锁相环实现源码
数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成....
占用资源少的verilog HDL uart接口；采用固定波特率115200
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号...
VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写
VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写， 意思是超高速集成电路硬件描述语言。对于复杂的数字...
fpga中pll时钟实现的源代码
fpga中pll时钟实现的源代码，可实现倍频或分频...
T/C2工作在异步模式下
T/C2工作在异步模式下，由PC6(TOSC1)和PC7(TOSC2)外接的32.768KHz 的时钟驱动。T/C2对其1024分频后作为定时时钟。程序计算中断次数。...
采用Verilog HDL语言编写的交通灯控制系统
采用Verilog HDL语言编写的交通灯控制系统，这是一个完整的毕设课题，分别有分频、显示译码、倒计时和动态显示驱动模块，实用价值很高，...