📚 分频功放技术资料

一种实现任意整数分频的ＶＨＤＬ源代码

一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试...

📅 2017-05-19

VERILOG实现无分频时钟

VERILOG实现无分频时钟，包括测试文件，经过验证可用...

📅 2017-05-19

参数化分频器

参数化分频器，以5为例，能很方便的扩展到参数N...

📅 2017-05-25

半整数分频器的实现（verilog）

半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！...

📅 2014-08-20

VHDL描述的时钟分频电路

VHDL描述的时钟分频电路，用途广......

📅 2013-12-15

此为EDA设计的分频器模块。可以实现三种不同的频率信号

此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小...

📅 2013-12-22

标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

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📅 2014-01-12

分频器的vhdl描述

分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频...

📅 2014-01-16

VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想

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📅 2017-06-12

关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助

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📅 2017-06-13