数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器 7.6 数字频率计.值得一看。
上传时间： 2015-08-31
上传用户：lhw888
通过VERILOG编程，实现FPGA任意整数分频的源代码
上传时间： 2015-09-27
上传用户：ouyangtongze
fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用
上传时间： 2014-11-06
上传用户：leehom61
蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。
上传时间： 2013-12-25
上传用户：athjac
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
上传时间： 2013-12-25
上传用户：gtf1207
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能
上传时间： 2015-11-03
上传用户：Yukiseop
[输入] 图的顶点个数N，图中顶点之间的关系及起点A和终点B [输出] 若A到B无路径，则输出“There is no path” 否则输出A到B路径上个顶点 [存储结构] 图采用邻接矩阵的方式存储。 [算法的基本思想] 采用广度优先搜索的方法，从顶点A开始，依次访问与A邻接的顶点VA1,VA2,...,VAK, 访问遍之后,若没有访问B，则继续访问与VA1邻接的顶点VA11,VA12,...,VA1M，再访问与VA2邻接顶点...，如此下去，直至找到B，最先到达B点的路径，一定是边数最少的路径。实现时采用队列记录被访问过的顶点。每次访问与队头顶点相邻接的顶点，然后将队头顶点从队列中删去。若队空，则说明到不存在通路。在访问顶点过程中，每次把当前顶点的序号作为与其邻接的未访问的顶点的前驱顶点记录下来，以便输出时回溯。 #include<stdio.h> int number //队列类型 typedef struct{ int q[20]
标签： 输入
上传时间： 2015-11-16
上传用户：ma1301115706
三相步进电机的三相六拍工作方式，正转的绕组通电顺序：A、AB、B、BC、C、CA、A，反转的通电顺序：A、AC、C、CB、B、BA、B、A。 由于步进电机转子有一定的惯性以及所带负载的惯性，故步进电机的工作过程中不能及时的启动和停止，在启动时应慢慢的加速到预定速度，在停止前应逐渐减速到停止，否则，将产生失步现象。 步进电机的控制问题可总结为两点： 1、产生工作方式需要的时序脉冲； 2、控制步进电机的速度，使它始终遵循加速、匀速、减速的规律工作。
上传时间： 2015-12-01
上传用户：685
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
上传时间： 2013-12-28
上传用户：kikye
fpga中pll时钟实现的源代码，可实现倍频或分频
上传时间： 2016-03-08
上传用户：hongmo
