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VHDL/FPGA/Verilog 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟

大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚

https://www.eeworm.com/dl/663/146918.html

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max-plus vhdl 大学加法器

VHDL/FPGA/Verilog VHDL代码编程,集合了众多优秀的实例,胜过任何一本书的例子,作为教学或程序开发中调用非常合适!

VHDL代码编程,集合了众多优秀的实例,胜过任何一本书的例子,作为教学或程序开发中调用非常合适!

https://www.eeworm.com/dl/663/157209.html

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VHDL 代码编程程序开发

VHDL/FPGA/Verilog ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲

ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲

https://www.eeworm.com/dl/663/165915.html

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VHDL ALU 算术加法

VHDL/FPGA/Verilog 利用硬件描述语言VHDL设计交通灯电路,设计一个十字路口交通灯控制器

利用硬件描述语言VHDL设计交通灯电路,设计一个十字路口交通灯控制器，东西、南北方向有红灯、黄灯、绿灯，持续时间分别为45、5、40秒。

https://www.eeworm.com/dl/663/175647.html

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VHDL 硬件描述语言交通灯电路

VHDL/FPGA/Verilog VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效

VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。

https://www.eeworm.com/dl/663/187589.html

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VHDL clk 源代码十进制计数器

嵌入式/单片机编程  文档中给出了使用VHDL编写的频率的精确测量方法的代码,同时还有cPLD与e2rom等的接口代码

文档中给出了使用VHDL编写的频率的精确测量方法的代码,同时还有cPLD与e2rom等的接口代码

https://www.eeworm.com/dl/647/229359.html

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e2rom VHDL cPLD 代码

软件设计/软件工程  基于vhdl的数字钟有闹钟,秒表,时钟,日期等功能秒表可以开始,暂停,清零, 时钟可以设置时间, 还可以设置日期

基于vhdl的数字钟有闹钟,秒表,时钟,日期等功能秒表可以开始,暂停,清零, 时钟可以设置时间, 还可以设置日期

https://www.eeworm.com/dl/684/263013.html

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vhdl 时钟数字闹钟

软件设计/软件工程  数字电路EDA入门,VHDL程序实例集, 北京邮电大学出版. 具有很高的参考价值,对学习程序很有帮助!

数字电路EDA入门,VHDL程序实例集, 北京邮电大学出版. 具有很高的参考价值,对学习程序很有帮助!

https://www.eeworm.com/dl/684/264198.html

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VHDL EDA 数字电路大学

VHDL/FPGA/Verilog 使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。

使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。

https://www.eeworm.com/dl/663/291905.html

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VHDL 精度语言浮点处理器

汇编语言  利用汇编语言编写,VHDL,实现PWM波形转换电压,直接导入单片机即可运行,产生波形输出实现转换电压的功能.

利用汇编语言编写,VHDL,实现PWM波形转换电压,直接导入单片机即可运行,产生波形输出实现转换电压的功能.

https://www.eeworm.com/dl/644/300805.html

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VHDL PWM 波形电压

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