大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟 - 免费下载

VHDL/FPGA/Verilog资源文件大小：846 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2013-12-23 00:23

文件大小

846 K

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资源简介

大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚

源码文件列表

📂 共 529 个源码文件点击文件名可在线查看源代码

1 📄

my_d.mmf

2 📄

my_d.pof

3 📄

my_d.ndb

4 📄

u9488143.dls

5 📄

my_d.snf

6 📄

lib.dls

大小: 112 B

7 📄

my_d.rpt

大小: 19.7 KB

8 📄

my_d.hex

大小: 33.21 KB

9 📄

my_d.scf

10 📄

my_d.cnf

11 📄

u5725964.dls

12 📄

my_d.vhd

大小: 645 B

13 📄

my_d.fit

大小: 2.84 KB

14 📄

my_d.ttf

大小: 58.29 KB

15 📄

my_d.pin

大小: 5.11 KB

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#max-plus #vhdl #大学 #加法器

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