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VIP专区 VIP专区-嵌入式/单片机编程源码精选合集系列(27)

VIP专区-嵌入式/单片机编程源码精选合集系列(27)资源包含以下内容:1. Verilog源码15.2. Verilog源码11.3. verilog基础知识.4. Verilog硬件描述语言教程.5. 手机电池电路智能化研究.6. wince平台evc实现的全屏.7. 数控仿真与网络控制系统(雏形).8. Interface 4x4 matrix keypad with 8051 IO.9. mifare射频卡读卡源程序.1 ...
https://www.eeworm.com/vipdownload/125.html
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技术资料 基于SystemVerilog的芯片模拟器设计与实现

1概述在当今百万门级的ASIC设计中,验证所占用的时间无疑成为缩短集成电路产品设计周期中的瓶颈。如何改进验证方法,改善验证手段,从而提高验证效率,缩短验证周期,是验证人员乃至产品经理们最关心的问题"。System Verilog 结合了来自Verilog、VH DL、C++的概念,以及验证平台语言和断言语言,将硬件描述语言HDL与现代的 ...
https://www.eeworm.com/dl/892967.html
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开发工具 如何仿真IP核(建立modelsim仿真库完整解析)

  IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则asyn_fifo.veo 给出了例化该核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是该核的行为模型,主要调用了 xilinx 行为模型库的模块 ...
https://www.eeworm.com/dl/550/37748.html
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仿真技术 如何仿真IP核(建立modelsim仿真库完整解析)

  IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则asyn_fifo.veo 给出了例化该核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是该核的行为模型,主要调用了 xilinx 行为模型库的模块 ...
https://www.eeworm.com/dl/524/42501.html
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教程资料 Cadence MEDICI用户手册

本手册共分为三部分:第一部分分为四章,分别介绍Cadence cdsSpice、virtuoso Editing、Diva和verilog。第二部分主要介绍MEDICI。第三部分是附录部分,是对前两章的一个补充,并简要的介绍了寄生元件提取语句的语法。
https://www.eeworm.com/dl/cadence/doc/18653.html
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编译器/解释器 encode.v The encoder syndrome.v Syndrome generator in decoder berlekamp.v Berlekamp algorithm in

encode.v The encoder syndrome.v Syndrome generator in decoder berlekamp.v Berlekamp algorithm in decoder chien-search.v Chien search and Forney algorithm in decoder decode.v The top module of the decoder inverse.v Computes multiplication inverse of an Galois field element test-bench.v The tes ...
https://www.eeworm.com/dl/628/178964.html
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其他书籍 本手册共分为三部分:第一部分分为四章

本手册共分为三部分:第一部分分为四章,分别介绍Cadence cdsSpice、virtuoso Editing、Diva和verilog。第二部分主要介绍MEDICI。第三部分是附录部分,是对前两章的一个补充,并简要的介绍了寄生元件提取语句的语法。
https://www.eeworm.com/dl/542/306378.html
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VHDL/FPGA/Verilog MAX+PLUSII软件是一个功能强大

MAX+PLUSII软件是一个功能强大,容易使用的软件包,它可以以图 形方式、文字输入方式(AHDL、VHDL和VERILOG)和波形方式输入设计文 件,可以编译并形成各种能够下装到EPROM和各种ALTERA器件的文件,还可 以进行仿真以检验设计的准确性,下面举例说明该软件的使用 ...
https://www.eeworm.com/dl/663/392073.html
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VHDL/FPGA/Verilog 设计带进位算术逻辑运算单元

设计带进位算术逻辑运算单元,根据74LS181功能表,用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能,编辑实验原理图,在算术逻辑单元原理图上,将其扩展为带进位的算术逻辑运算单元,对其进行编译,并设计波形对其进行仿真验证,最后下载验证 ...
https://www.eeworm.com/dl/663/465036.html
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技术资料 逻辑设计说明文档模板

附件为Verilog HDL 工程/模块 详细设计报告文档模板,注意文档仅为框架,没有具体事例。
https://www.eeworm.com/dl/827868.html
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