IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
压缩包内文件清单（共 6 个文件）
2
PDF
如何仿真ip核(建立modelsim仿真库完整解析).pdf
383.5 KB
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3
URL
海量电子设计技术文章.url
121 B
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4
PDF
altera_modelsim仿真资料（学习笔记）.pdf
1.06 MB
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5
URL
电子资料下载专区.url
118 B
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6
URL
电子电路参考设计.url
128 B
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