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其他  基于systemview的GSM通信系统仿真。一个实际的GSM系统的System View仿真模型包括：信号源、波形成型、调制、信道传输、射频接收、两次混频和解调器等部分。

基于systemview的GSM通信系统仿真。一个实际的GSM系统的System View仿真模型包括：信号源、波形成型、调制、信道传输、射频接收、两次混频和解调器等部分。

https://www.eeworm.com/dl/534/315369.html

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单片机开发  8051单片机是一种应用最广泛的单片机.它的内核设计非常精简,这是用Verilog硬件描述语言写的8051单片机内核

8051单片机是一种应用最广泛的单片机.它的内核设计非常精简,这是用Verilog硬件描述语言写的8051单片机内核

https://www.eeworm.com/dl/648/180395.html

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8051 Verilog 单片机内核设计

VHDL/FPGA/Verilog 基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制　　9.7.1 步进电机驱动的逻辑符号　　9.7.2 步进电机驱动的时序图　　9.7.3 步进电机驱动的逻辑框图

基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制　　9.7.1 步进电机驱动的逻辑符号　　9.7.2 步进电机驱动的时序图　　9.7.3 步进电机驱动的逻辑框图　　9.7.4 计数模块的设计与实现　　9.7.5 译码模块的设计与实现　　9.7.6 步进电机驱动的Verilog-HDL描述　　　9.7.7 编译指令-"宏替换`define"的使用 ...

https://www.eeworm.com/dl/663/197561.html

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Verilog-HDL 步进电机驱动 9.7 硬件电路

VHDL/FPGA/Verilog 本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v)

本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v) ，这样可以有一个完整的EEPROM的控制模块和测试文件，本文件通过测试。

https://www.eeworm.com/dl/663/395090.html

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EEPROM eeprom_wr verilog eeprom

嵌入式/单片机编程  使用Verilog语言编写的使用SPI总线设置频率LM2346,可通过设置其R寄存器对其输出频率进行设置（需相应的射频电路相配合）。

使用Verilog语言编写的使用SPI总线设置频率LM2346,可通过设置其R寄存器对其输出频率进行设置（需相应的射频电路相配合）。

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Verilog 2346 SPI LM

书籍  Nonlinear_Distortion_in_Wireless_Systems

Modeling and simulation of nonlinear systems provide communication system designers with a tool to predict and verify overall system performance under nonlinearity and complex communication signals. Traditionally, RF system designers use deterministic signals (discrete tones), which can be implement ...

https://www.eeworm.com/dl/522034.html

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Nonlinear_Distortion_in_Wireless_ Systems

技术资料  SG6105DZ

MILITARY System General's products are not designed for use in military applications. Use of System General’s products in military applications is not authorized without the express written approval of System General’s Chief Executive Officer. System General will not be held liable for any dama ...

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6105 SG DZ

书籍源码  包含RS（10

包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷积码的verilog源程序

https://www.eeworm.com/dl/532/312809.html

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驱动编程  利用PspTerminateProcess结束进程

利用PspTerminateProcess结束进程，除了2个系统进程（[System Idle]、System），其它的都能杀。

https://www.eeworm.com/dl/618/280135.html

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PspTerminateProcess 进程

技术资料  embeddedbible.rar

embedded system

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embeddedbible

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