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VHDL/FPGA/Verilog 本電子檔為 verilog cookbook,包含了通訊,影像,DSP等重要常用之verilog編碼,可作為工程師與初學者的參考手冊

本電子檔為 verilog cookbook,包含了通訊,影像,DSP等重要常用之verilog編碼,可作為工程師與初學者的參考手冊

https://www.eeworm.com/dl/663/371229.html

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教程资料  大型嵌入式设备FPGA程序

大型嵌入式设备FPGA程序，verilog HDL语言，实现DLL和PCM码流分流。

https://www.eeworm.com/dl/fpga/doc/18787.html

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FPGA 大型嵌入式设备程序

VHDL/FPGA/Verilog 大型嵌入式设备FPGA程序

大型嵌入式设备FPGA程序，verilog HDL语言，实现DLL和PCM码流分流。

https://www.eeworm.com/dl/663/163045.html

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FPGA 大型嵌入式设备程序

VHDL/FPGA/Verilog 基于FPGA的电子密码锁的设计

基于FPGA的电子密码锁的设计，内有Verilog HDL源码和各仿真图像

https://www.eeworm.com/dl/663/342516.html

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FPGA 电子密码锁

VHDL/FPGA/Verilog I2C控制器的源代码

I2C控制器的源代码，Verilog HDL语言编写，可以直接调用

https://www.eeworm.com/dl/663/349461.html

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I2C 控制器源代码

技术资料  rs（15，9）编码器

verilog HDL语言实现的rs编码器，可以扩展，只需做简单的修改

https://www.eeworm.com/dl/969581.html

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编码器

系统设计方案  多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟

多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整点提示 ...

https://www.eeworm.com/dl/678/222145.html

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HDL 多功能数字钟设计数字

行业应用文档  介绍配置曼彻斯特编码器译码器的VHDL和Verilog源代码

This application note provides a functional de&#115 cription of VHDL and Verilog source code for a

https://www.eeworm.com/dl/509/13630.html

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Verilog VHDL 曼彻斯特编码器

教程资料  Verilog实现的DDS正弦信号发生器和测频测相模块

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。

https://www.eeworm.com/dl/fpga/doc/18425.html

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Verilog DDS 正弦信号发生器模块

VHDL/FPGA/Verilog 本文介绍了使用verilog语言进行硬件设计的一些基本技巧

本文介绍了使用verilog语言进行硬件设计的一些基本技巧

https://www.eeworm.com/dl/663/128716.html

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verilog 语言硬件设计基本技巧

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