fcout.hier_info

数字频率计 FPGA 用verilog语言编写

|fcout
disp[0] <= display:inst2.DATA_OUT[0]
disp[1] <= display:inst2.DATA_OUT[1]
disp[2] <= display:inst2.DATA_OUT[2]
disp[3] <= display:inst2.DATA_OUT[3]
disp[4] <= display:inst2.DATA_OUT[4]
disp[5] <= display:inst2.DATA_OUT[5]
disp[6] <= display:inst2.DATA_OUT[6]
disp[7] <= display:inst2.DATA_OUT[7]
disp[8] <= display:inst2.DATA_OUT[8]
disp[9] <= display:inst2.DATA_OUT[9]
disp[10] <= display:inst2.DATA_OUT[10]
disp[11] <= display:inst2.DATA_OUT[11]
disp[12] <= display:inst2.DATA_OUT[12]
disp[13] <= display:inst2.DATA_OUT[13]
disp[14] <= display:inst2.DATA_OUT[14]
disp[15] <= display:inst2.DATA_OUT[15]
disp[16] <= display:inst2.DATA_OUT[16]
disp[17] <= display:inst2.DATA_OUT[17]
disp[18] <= display:inst2.DATA_OUT[18]
disp[19] <= display:inst2.DATA_OUT[19]
disp[20] <= display:inst2.DATA_OUT[20]
disp[21] <= display:inst2.DATA_OUT[21]
disp[22] <= display:inst2.DATA_OUT[22]
disp[23] <= display:inst2.DATA_OUT[23]
Reset => display:inst2.reset
Reset => dividers:inst.reset
Reset => counter_24b:inst3.reset
mode_sel => mode:inst4.s_mode
clock_x => mode:inst4.clock_x
clock_x => Half_freq:inst5.CLK_in
clk_12m => dividers:inst.clk12m
rang_sel => mode:inst4.rang_sel


|fcout|display:inst2
reset => DATA_OUT_TEMP[22].ACLR
reset => DATA_OUT_TEMP[21].ACLR
reset => DATA_OUT_TEMP[20].ACLR
reset => DATA_OUT_TEMP[19].ACLR
reset => DATA_OUT_TEMP[18].ACLR
reset => DATA_OUT_TEMP[17].ACLR
reset => DATA_OUT_TEMP[16].ACLR
reset => DATA_OUT_TEMP[15].ACLR
reset => DATA_OUT_TEMP[14].ACLR
reset => DATA_OUT_TEMP[13].ACLR
reset => DATA_OUT_TEMP[12].ACLR
reset => DATA_OUT_TEMP[11].ACLR
reset => DATA_OUT_TEMP[10].ACLR
reset => DATA_OUT_TEMP[9].ACLR
reset => DATA_OUT_TEMP[8].ACLR
reset => DATA_OUT_TEMP[7].ACLR
reset => DATA_OUT_TEMP[6].ACLR
reset => DATA_OUT_TEMP[5].ACLR
reset => DATA_OUT_TEMP[4].ACLR
reset => DATA_OUT_TEMP[3].ACLR
reset => DATA_OUT_TEMP[2].ACLR
reset => DATA_OUT_TEMP[1].ACLR
reset => DATA_OUT_TEMP[0].ACLR
reset => DATA_OUT_TEMP[23].ACLR
DATA_IN[0] => DATA_OUT_TEMP[0].DATAIN
DATA_IN[1] => DATA_OUT_TEMP[1].DATAIN
DATA_IN[2] => DATA_OUT_TEMP[2].DATAIN
DATA_IN[3] => DATA_OUT_TEMP[3].DATAIN
DATA_IN[4] => DATA_OUT_TEMP[4].DATAIN
DATA_IN[5] => DATA_OUT_TEMP[5].DATAIN
DATA_IN[6] => DATA_OUT_TEMP[6].DATAIN
DATA_IN[7] => DATA_OUT_TEMP[7].DATAIN
DATA_IN[8] => DATA_OUT_TEMP[8].DATAIN
DATA_IN[9] => DATA_OUT_TEMP[9].DATAIN
DATA_IN[10] => DATA_OUT_TEMP[10].DATAIN
DATA_IN[11] => DATA_OUT_TEMP[11].DATAIN
DATA_IN[12] => DATA_OUT_TEMP[12].DATAIN
DATA_IN[13] => DATA_OUT_TEMP[13].DATAIN
DATA_IN[14] => DATA_OUT_TEMP[14].DATAIN
DATA_IN[15] => DATA_OUT_TEMP[15].DATAIN
DATA_IN[16] => DATA_OUT_TEMP[16].DATAIN
DATA_IN[17] => DATA_OUT_TEMP[17].DATAIN
DATA_IN[18] => DATA_OUT_TEMP[18].DATAIN
DATA_IN[19] => DATA_OUT_TEMP[19].DATAIN
DATA_IN[20] => DATA_OUT_TEMP[20].DATAIN
DATA_IN[21] => DATA_OUT_TEMP[21].DATAIN
DATA_IN[22] => DATA_OUT_TEMP[22].DATAIN
DATA_IN[23] => DATA_OUT_TEMP[23].DATAIN
DATA_OUT[0] <= DATA_OUT_TEMP[0].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[1] <= DATA_OUT_TEMP[1].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[2] <= DATA_OUT_TEMP[2].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[3] <= DATA_OUT_TEMP[3].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[4] <= DATA_OUT_TEMP[4].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[5] <= DATA_OUT_TEMP[5].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[6] <= DATA_OUT_TEMP[6].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[7] <= DATA_OUT_TEMP[7].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[8] <= DATA_OUT_TEMP[8].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[9] <= DATA_OUT_TEMP[9].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[10] <= DATA_OUT_TEMP[10].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[11] <= DATA_OUT_TEMP[11].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[12] <= DATA_OUT_TEMP[12].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[13] <= DATA_OUT_TEMP[13].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[14] <= DATA_OUT_TEMP[14].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[15] <= DATA_OUT_TEMP[15].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[16] <= DATA_OUT_TEMP[16].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[17] <= DATA_OUT_TEMP[17].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[18] <= DATA_OUT_TEMP[18].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[19] <= DATA_OUT_TEMP[19].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[20] <= DATA_OUT_TEMP[20].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[21] <= DATA_OUT_TEMP[21].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[22] <= DATA_OUT_TEMP[22].DB_MAX_OUTPUT_PORT_TYPE
DATA_OUT[23] <= DATA_OUT_TEMP[23].DB_MAX_OUTPUT_PORT_TYPE
CLK => DATA_OUT_TEMP[22].CLK
CLK => DATA_OUT_TEMP[21].CLK
CLK => DATA_OUT_TEMP[20].CLK
CLK => DATA_OUT_TEMP[19].CLK
CLK => DATA_OUT_TEMP[18].CLK
CLK => DATA_OUT_TEMP[17].CLK
CLK => DATA_OUT_TEMP[16].CLK
CLK => DATA_OUT_TEMP[15].CLK
CLK => DATA_OUT_TEMP[14].CLK
CLK => DATA_OUT_TEMP[13].CLK
CLK => DATA_OUT_TEMP[12].CLK
CLK => DATA_OUT_TEMP[11].CLK
CLK => DATA_OUT_TEMP[10].CLK
CLK => DATA_OUT_TEMP[9].CLK
CLK => DATA_OUT_TEMP[8].CLK
CLK => DATA_OUT_TEMP[7].CLK
CLK => DATA_OUT_TEMP[6].CLK
CLK => DATA_OUT_TEMP[5].CLK
CLK => DATA_OUT_TEMP[4].CLK
CLK => DATA_OUT_TEMP[3].CLK
CLK => DATA_OUT_TEMP[2].CLK
CLK => DATA_OUT_TEMP[1].CLK
CLK => DATA_OUT_TEMP[0].CLK
CLK => DATA_OUT_TEMP[23].CLK


|fcout|mode:inst4
s_mode => clock_out1~1.OUTPUTSELECT
s_mode => clock_out2~0.OUTPUTSELECT
s_mode => clock_out~0.OUTPUTSELECT
rang_sel => clock_out1~0.OUTPUTSELECT
clock_x => clock_out2~0.DATAA
clock_1k => clock_out2~0.DATAB
clock_2x => clock_out1~1.DATAB
clock_2x => clock_out~0.DATAB
clock_hhalf => clock_out1~0.DATAB
clock_5hz => clock_out1~0.DATAA
clock_out1 <= clock_out1~1.DB_MAX_OUTPUT_PORT_TYPE
clock_out2 <= clock_out2~0.DB_MAX_OUTPUT_PORT_TYPE
clock_out <= clock_out~0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst
F_500 <= Half_freq:inst7.CLK_out
clk12m => div3:inst.clk
reset => div3:inst.reset
reset => ten_divider:inst1.reset
reset => ten_divider:inst2.reset
reset => ten_divider:inst3.reset
reset => ten_divider:inst4.reset
reset => ten_divider:inst5.reset
reset => ten_divider:inst12.reset
reset => ten_divider:inst20.reset
F_50 <= Half_freq:inst11.CLK_out
F_5 <= Half_freq:inst15.CLK_out
F_half <= Half_freq:inst18.CLK_out
F_1k <= Half_freq:inst8.CLK_out
F_005hz <= Half_freq:inst23.CLK_out


|fcout|dividers:inst|Half_freq:inst7
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst8
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst6
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|ten_divider:inst3
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|ten_divider:inst2
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|ten_divider:inst1
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|div3:inst
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[0]~reg0.ACLR
reset => qout[1]~reg0.ACLR
clk => qout[0]~reg0.CLK
clk => qout[1]~reg0.CLK


|fcout|dividers:inst|Half_freq:inst11
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst10
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst9
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|ten_divider:inst4
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|Half_freq:inst15
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst14
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst13
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|ten_divider:inst5
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|Half_freq:inst18
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst17
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst16
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|ten_divider:inst12
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|dividers:inst|Half_freq:inst23
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst22
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|Half_freq:inst21
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|dividers:inst|ten_divider:inst20
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= reduce_nor~0.DB_MAX_OUTPUT_PORT_TYPE
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[3]~reg0.ACLR
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[3]~reg0.CLK


|fcout|Half_freq:inst5
CLK_in => CLK_out~reg0.CLK
CLK_out <= CLK_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|fcout|counter_24b:inst3
qout[0] <= qout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[4] <= qout[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[5] <= qout[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[6] <= qout[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[7] <= qout[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[8] <= qout[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[9] <= qout[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[10] <= qout[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[11] <= qout[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[12] <= qout[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[13] <= qout[13]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[14] <= qout[14]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[15] <= qout[15]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[16] <= qout[16]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[17] <= qout[17]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[18] <= qout[18]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[19] <= qout[19]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[20] <= qout[20]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[21] <= qout[21]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[22] <= qout[22]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qout[23] <= qout[23]~reg0.DB_MAX_OUTPUT_PORT_TYPE
load => qout~168.OUTPUTSELECT
load => qout~169.OUTPUTSELECT
load => qout~170.OUTPUTSELECT
load => qout~171.OUTPUTSELECT
load => qout~172.OUTPUTSELECT
load => qout~173.OUTPUTSELECT
load => qout~174.OUTPUTSELECT
load => qout~175.OUTPUTSELECT
load => qout~176.OUTPUTSELECT
load => qout~177.OUTPUTSELECT
load => qout~178.OUTPUTSELECT
load => qout~179.OUTPUTSELECT
load => qout~180.OUTPUTSELECT
load => qout~181.OUTPUTSELECT
load => qout~182.OUTPUTSELECT
load => qout~183.OUTPUTSELECT
load => qout~184.OUTPUTSELECT
load => qout~185.OUTPUTSELECT
load => qout~186.OUTPUTSELECT
load => qout~187.OUTPUTSELECT
load => qout~188.OUTPUTSELECT
load => qout~189.OUTPUTSELECT
load => qout~190.OUTPUTSELECT
load => qout~191.OUTPUTSELECT
reset => qout[22]~reg0.ACLR
reset => qout[21]~reg0.ACLR
reset => qout[20]~reg0.ACLR
reset => qout[19]~reg0.ACLR
reset => qout[18]~reg0.ACLR
reset => qout[17]~reg0.ACLR
reset => qout[16]~reg0.ACLR
reset => qout[15]~reg0.ACLR
reset => qout[14]~reg0.ACLR
reset => qout[13]~reg0.ACLR
reset => qout[12]~reg0.ACLR
reset => qout[11]~reg0.ACLR
reset => qout[10]~reg0.ACLR
reset => qout[9]~reg0.ACLR
reset => qout[8]~reg0.ACLR
reset => qout[7]~reg0.ACLR
reset => qout[6]~reg0.ACLR
reset => qout[5]~reg0.ACLR
reset => qout[4]~reg0.ACLR
reset => qout[3]~reg0.ACLR
reset => qout[2]~reg0.ACLR
reset => qout[1]~reg0.ACLR
reset => qout[0]~reg0.ACLR
reset => qout[23]~reg0.ACLR
clk => qout[22]~reg0.CLK
clk => qout[21]~reg0.CLK
clk => qout[20]~reg0.CLK
clk => qout[19]~reg0.CLK
clk => qout[18]~reg0.CLK
clk => qout[17]~reg0.CLK
clk => qout[16]~reg0.CLK
clk => qout[15]~reg0.CLK
clk => qout[14]~reg0.CLK
clk => qout[13]~reg0.CLK
clk => qout[12]~reg0.CLK
clk => qout[11]~reg0.CLK
clk => qout[10]~reg0.CLK
clk => qout[9]~reg0.CLK
clk => qout[8]~reg0.CLK
clk => qout[7]~reg0.CLK
clk => qout[6]~reg0.CLK
clk => qout[5]~reg0.CLK
clk => qout[4]~reg0.CLK
clk => qout[3]~reg0.CLK
clk => qout[2]~reg0.CLK
clk => qout[1]~reg0.CLK
clk => qout[0]~reg0.CLK
clk => qout[23]~reg0.CLK