display.v

来自「数字频率计 FPGA 用verilog语言编写」· Verilog 代码 · 共 18 行

//锁存器：显示单元  

module display(reset,DATA_IN , DATA_OUT , CLK );
input  reset, CLK ;
input [23:0] DATA_IN ;
output [23:0] DATA_OUT ;


reg [23:0] DATA_OUT_TEMP;

    always @(negedge CLK  or negedge reset)
    begin
        if (!reset)   begin DATA_OUT_TEMP <= 24'b0; end
        else   begin DATA_OUT_TEMP <= DATA_IN ; end            
    end
    assign DATA_OUT = DATA_OUT_TEMP;

endmodule