div3.v

来自「数字频率计 FPGA 用verilog语言编写」· Verilog 代码 · 共 18 行

module div3(qout,cout,reset,clk);
output[1:0] qout;
output cout;
input clk,reset;
reg[1:0] qout=0;
assign    cout=(qout==2'h2)?1'b1:1'b0;  //产生进位输出信号
 
always @(posedge clk or negedge reset) //clk 上升沿时刻计数
	begin
		if (!reset) qout<=2'h0; //同步复位
		else
		  begin
		      if(qout==2) begin qout<=0;end
		      else   begin  qout=qout+1; end	
		  end
	end
endmodule