pc.v

来自「verilog语言写的8位CPU源代码」· Verilog 代码 · 共 46 行

`timescale 1ns / 1ps
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// Company: 		 NUDT
// Engineer:		 KD-CPU
//
// Create Date:    23:24:29 11/07/07
// Design Name:    PC.v
// Module Name:    PC
// Project Name:   KD-CPU
// Target Device:  
// Tool versions:  
// Description:	 本文件描述了程序计数器pc,程序计数器是特殊的寄存器,有三种功能:
//                 保持、加载和计数.如果载入使能为高,则更新PC值;如果计数使能为高,则计数;否则保持                  
//
// Dependencies:
// Author:         彭龙
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module PC(pc_out,pc_in,clk,reset,load_enable,count_enable);
       parameter width=8;


		 output[width-1:0] pc_out;        //PC值的输出端口
		 input[width-1:0] pc_in;          //PC值的输出端口
		 input clk;	                      //时钟(同步),上升沿触发
		 input reset;							 //(异步)复位,低电平有效
		 input load_enable;               //载入使能
		 input count_enable;              //计数使能
		 reg[width-1:0] pc_out;           
		 always @(posedge clk or negedge reset)
		       begin
				 if(!reset)
				     pc_out<='b0;
				 else if(load_enable)
				          pc_out<=pc_in;             //载入新数据
				      else if(count_enable)
				                pc_out=pc_out+1;           //计数
				           else
				                pc_out<=pc_out;
				 end   

endmodule