mux2.v

来自「verilog语言写的8位CPU源代码」· Verilog 代码 · 共 42 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    00:13:15 11/09/07
// Design Name:    mux2.v
// Module Name:    mux2
// Project Name:   KD-CPU
// Target Device:  
// Tool versions:  
// Description:	 本文定义了一个2选1开关(在系统中用于选定接受AR的输出,还是PC的输出).
//                 sel_in='b0,选择输入端口0;sel_in='b1,选择输入端口0.
//
// Dependencies:
// Author:         彭龙
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module mux2(mux2_out,m0_in,m1_in,sel_in);

       parameter width=8;


		 output[width-1:0] mux2_out;        //数据输出端口
		 input[width-1:0] m0_in;				//数据输入端口0
		 input[width-1:0] m1_in;            //数据输入端口1
		 input sel_in;                      //选择控制

		 reg[width-1:0] mux2_out;

		 always@(m0_in or m1_in or sel_in)
		   begin
			case(sel_in)
			'b0:mux2_out=m0_in;
			'b1:mux2_out=m1_in;
			endcase
			end
endmodule