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📁 基于Verilog HDL 的一个CAN总线IP核。

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字号:

/can_testbench.v/1.42/Tue Apr 25 13:18:00 2006//
/can_testbench_defines.v/1.10/Tue Apr 25 13:18:00 2006//
/timescale.v/1.3/Sun Feb  9 02:24:12 2003//
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