基于Verilog HDL 的一个CAN总线IP核。

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  标签： Verilog HDL CAN IP核

  上传时间： 2013-12-08

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  上传时间： 2017-09-23

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  上传时间： 2017-09-23

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  上传时间： 2013-12-20

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  标签： Verilog 1.00 1.50 1.80

  上传时间： 2016-07-12

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  标签： Verilog-HDL 9.1 功能描述

  上传时间： 2015-09-16

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  标签： Verilog-HDL LCD 9.2 显示单元

  上传时间： 2014-06-23

  上传用户：xc216

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  标签： Verilog-HDL parameter 9.3 硬件电路

  上传时间： 2013-12-14

  上传用户：jeffery

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  标签： Verilog-HDL 9.4 脉冲 频率

  上传时间： 2013-11-30

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  标签： Verilog-HDL 周期 9.5 脉冲

  上传时间： 2015-09-16

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  标签： Verilog-HDL 低电平 9.6 时间测量

  上传时间： 2013-11-29

  上传用户：chenlong

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  标签： Verilog-HDL 步进电机驱动 9.7 硬件电路

  上传时间： 2014-01-23

  上传用户：拔丝土豆

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  标签： Verilog-HDL 汉字显示 9.8 256

  上传时间： 2013-12-30

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  标签： Verilog HDL 通信系统 FPGA

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  标签： Verilog-HDL 数字系统 cpld

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