clock.hier_info

用Verilog HDL 实现时钟(时和分)

|clock
clk => fm~reg0.CLK
clk => count[22].CLK
clk => count[21].CLK
clk => count[20].CLK
clk => count[19].CLK
clk => count[18].CLK
clk => count[17].CLK
clk => count[16].CLK
clk => count[15].CLK
clk => count[14].CLK
clk => count[13].CLK
clk => count[12].CLK
clk => count[11].CLK
clk => count[10].CLK
clk => count[9].CLK
clk => count[8].CLK
clk => count[7].CLK
clk => count[6].CLK
clk => count[5].CLK
clk => count[4].CLK
clk => count[3].CLK
clk => count[2].CLK
clk => count[1].CLK
clk => count[0].CLK
clk => second.CLK
segdat[0] <= segdat_reg[0].DB_MAX_OUTPUT_PORT_TYPE
segdat[1] <= segdat_reg[1].DB_MAX_OUTPUT_PORT_TYPE
segdat[2] <= segdat_reg[2].DB_MAX_OUTPUT_PORT_TYPE
segdat[3] <= segdat_reg[3].DB_MAX_OUTPUT_PORT_TYPE
segdat[4] <= segdat_reg[4].DB_MAX_OUTPUT_PORT_TYPE
segdat[5] <= segdat_reg[5].DB_MAX_OUTPUT_PORT_TYPE
segdat[6] <= segdat_reg[6].DB_MAX_OUTPUT_PORT_TYPE
segdat[7] <= <GND>
sl[0] <= Decoder1.DB_MAX_OUTPUT_PORT_TYPE
sl[1] <= Decoder1.DB_MAX_OUTPUT_PORT_TYPE
sl[2] <= Decoder1.DB_MAX_OUTPUT_PORT_TYPE
sl[3] <= Decoder1.DB_MAX_OUTPUT_PORT_TYPE
sl[4] <= <VCC>
sl[5] <= <VCC>
fm <= fm~reg0.DB_MAX_OUTPUT_PORT_TYPE