adder4.v

来自「是用verilog写得加法器以及计数器里面有测试文件（testbench）」· Verilog 代码 · 共 7 行

module	adder4(a,b,cin,sum,cout);
output	[3:0]	sum;
output			cout;
input	[3:0]	a,b;
input			cin;
assign	{cout,sum}=a+b+cin;
endmodule