📄 lcdcont.tan.rpt
字号:
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 122.70 MHz ( period = 8.150 ns ) ; lcd:mylcd|count[1] ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 7.441 ns ;
; N/A ; 122.70 MHz ( period = 8.150 ns ) ; lcd:mylcd|count[1] ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 7.441 ns ;
; N/A ; 122.70 MHz ( period = 8.150 ns ) ; lcd:mylcd|count[1] ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 7.441 ns ;
; N/A ; 122.70 MHz ( period = 8.150 ns ) ; lcd:mylcd|count[1] ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 7.441 ns ;
; N/A ; 122.70 MHz ( period = 8.150 ns ) ; lcd:mylcd|count[1] ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 7.441 ns ;
; N/A ; 126.94 MHz ( period = 7.878 ns ) ; lcd:mylcd|state.home ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 7.169 ns ;
; N/A ; 126.94 MHz ( period = 7.878 ns ) ; lcd:mylcd|state.home ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 7.169 ns ;
; N/A ; 126.94 MHz ( period = 7.878 ns ) ; lcd:mylcd|state.home ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 7.169 ns ;
; N/A ; 126.94 MHz ( period = 7.878 ns ) ; lcd:mylcd|state.home ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 7.169 ns ;
; N/A ; 126.94 MHz ( period = 7.878 ns ) ; lcd:mylcd|state.home ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 7.169 ns ;
; N/A ; 128.53 MHz ( period = 7.780 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 7.071 ns ;
; N/A ; 128.53 MHz ( period = 7.780 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 7.071 ns ;
; N/A ; 128.53 MHz ( period = 7.780 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 7.071 ns ;
; N/A ; 128.53 MHz ( period = 7.780 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 7.071 ns ;
; N/A ; 128.53 MHz ( period = 7.780 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 7.071 ns ;
; N/A ; 128.85 MHz ( period = 7.761 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 7.052 ns ;
; N/A ; 128.85 MHz ( period = 7.761 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 7.052 ns ;
; N/A ; 128.85 MHz ( period = 7.761 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 7.052 ns ;
; N/A ; 128.85 MHz ( period = 7.761 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 7.052 ns ;
; N/A ; 128.85 MHz ( period = 7.761 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 7.052 ns ;
; N/A ; 130.77 MHz ( period = 7.647 ns ) ; clockdiv:div|\count:counter[14] ; clockdiv:div|\count:counter[13] ; clk ; clk ; None ; None ; 6.938 ns ;
; N/A ; 133.08 MHz ( period = 7.514 ns ) ; clockdiv:div|\count:counter[11] ; clockdiv:div|\count:counter[13] ; clk ; clk ; None ; None ; 6.805 ns ;
; N/A ; 133.44 MHz ( period = 7.494 ns ) ; lcd:mylcd|count[3] ; lcd:mylcd|lcd_data[0] ; clk ; clk ; None ; None ; 6.785 ns ;
; N/A ; 134.32 MHz ( period = 7.445 ns ) ; lcd:mylcd|count[0] ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 6.736 ns ;
; N/A ; 134.32 MHz ( period = 7.445 ns ) ; lcd:mylcd|count[0] ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 6.736 ns ;
; N/A ; 134.32 MHz ( period = 7.445 ns ) ; lcd:mylcd|count[0] ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 6.736 ns ;
; N/A ; 134.32 MHz ( period = 7.445 ns ) ; lcd:mylcd|count[0] ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 6.736 ns ;
; N/A ; 134.32 MHz ( period = 7.445 ns ) ; lcd:mylcd|count[0] ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 6.736 ns ;
; N/A ; 134.34 MHz ( period = 7.444 ns ) ; clockdiv:div|\count:counter[1] ; clockdiv:div|\count:counter[13] ; clk ; clk ; None ; None ; 6.735 ns ;
; N/A ; 134.84 MHz ( period = 7.416 ns ) ; lcd:mylcd|count[2] ; lcd:mylcd|lcd_data[0] ; clk ; clk ; None ; None ; 6.707 ns ;
; N/A ; 135.80 MHz ( period = 7.364 ns ) ; lcd:mylcd|count[4] ; lcd:mylcd|count[0] ; clk ; clk ; None ; None ; 6.655 ns ;
; N/A ; 135.80 MHz ( period = 7.364 ns ) ; lcd:mylcd|count[4] ; lcd:mylcd|count[3] ; clk ; clk ; None ; None ; 6.655 ns ;
; N/A ; 135.80 MHz ( period = 7.364 ns ) ; lcd:mylcd|count[4] ; lcd:mylcd|count[1] ; clk ; clk ; None ; None ; 6.655 ns ;
; N/A ; 135.80 MHz ( period = 7.364 ns ) ; lcd:mylcd|count[4] ; lcd:mylcd|count[2] ; clk ; clk ; None ; None ; 6.655 ns ;
; N/A ; 135.80 MHz ( period = 7.364 ns ) ; lcd:mylcd|count[4] ; lcd:mylcd|count[4] ; clk ; clk ; None ; None ; 6.655 ns ;
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