uart_tran.hier_info

来自「UART串口的传送verilog原程序」· HIER_INFO 代码 · 共 76 行

|uart_tran
clk => cnt[15].CLK
clk => cnt[14].CLK
clk => cnt[13].CLK
clk => cnt[12].CLK
clk => cnt[11].CLK
clk => cnt[10].CLK
clk => cnt[9].CLK
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => data_reg[9].CLK
clk => data_reg[8].CLK
clk => data_reg[7].CLK
clk => data_reg[6].CLK
clk => data_reg[5].CLK
clk => data_reg[4].CLK
clk => data_reg[3].CLK
clk => data_reg[2].CLK
clk => data_reg[1].CLK
clk => data_reg[0].CLK
clk => contral.CLK
clk => data_out~reg0.CLK
clk => complete~reg0.CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
reset => data_reg[9].ACLR
reset => data_reg[8].ACLR
reset => data_reg[7].ACLR
reset => data_reg[6].ACLR
reset => data_reg[5].ACLR
reset => data_reg[4].ACLR
reset => data_reg[3].ACLR
reset => data_reg[2].ACLR
reset => data_reg[1].ACLR
reset => data_reg[0].ACLR
reset => data_out~reg0.PRESET
reset => complete~reg0.ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => contral.ENA
wr_en => contral~1.OUTPUTSELECT
wr_en => data_reg[9].ENA
wr_en => data_reg[8].ENA
wr_en => data_reg[7].ENA
wr_en => data_reg[6].ENA
wr_en => data_reg[5].ENA
wr_en => data_reg[4].ENA
wr_en => data_reg[3].ENA
wr_en => data_reg[2].ENA
wr_en => data_reg[1].ENA
wr_en => data_reg[0].ENA
data[0] => data_reg[1].DATAIN
data[1] => data_reg[2].DATAIN
data[2] => data_reg[3].DATAIN
data[3] => data_reg[4].DATAIN
data[4] => data_reg[5].DATAIN
data[5] => data_reg[6].DATAIN
data[6] => data_reg[7].DATAIN
data[7] => data_reg[8].DATAIN
data_out <= data_out~reg0.DB_MAX_OUTPUT_PORT_TYPE
complete <= complete~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk_equ <= Equal0.DB_MAX_OUTPUT_PORT_TYPE