⭐ 欢迎来到虫虫下载站! | 📦 资源下载 📁 资源专辑 ℹ️ 关于我们
⭐ 虫虫下载站

📄 gate_wave.do

📁 alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输
💻 DO
字号:
onerror {resume}quietly WaveActivateNextPane {} 0add wave -noupdate -format Logic /an_dcfifo_top_vlg_vec_tst/i1/resetadd wave -noupdate -divider {Trasmitting Domain}add wave -noupdate -format Logic /an_dcfifo_top_vlg_vec_tst/i1/trclkadd wave -noupdate -divider {Receiving Domain}add wave -noupdate -format Logic /an_dcfifo_top_vlg_vec_tst/i1/rvclkadd wave -noupdate -format Literal -radix unsigned /an_dcfifo_top_vlg_vec_tst/i1/word_countadd wave -noupdate -format Literal -radix hexadecimal /an_dcfifo_top_vlg_vec_tst/i1/qTreeUpdate [SetDefaultTree]WaveRestoreCursors {{Cursor 1} {5020179 ps} 0}configure wave -namecolwidth 437configure wave -valuecolwidth 86configure wave -justifyvalue leftconfigure wave -signalnamewidth 1configure wave -snapdistance 10configure wave -datasetprefix 0configure wave -rowmargin 4configure wave -childrowmargin 2configure wave -gridoffset 0configure wave -gridperiod 1configure wave -griddelta 40configure wave -timeline 0updateWaveRestoreZoom {4954612 ps} {5212916 ps}

⌨️ 快捷键说明

复制代码 Ctrl + C
搜索代码 Ctrl + F
全屏模式 F11
切换主题 Ctrl + Shift + D
显示快捷键 ?
增大字号 Ctrl + =
减小字号 Ctrl + -