watch.tan.rpt

一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S

; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                              ; To                                ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; time:inst|\timecount:time_reg[1]  ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; time:inst|\timecount:time_reg[5]  ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; time:inst|\timecount:time_reg[9]  ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; countdown:inst5|\pro1:cnt3[2]     ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 31.25 MHz ( period = 32.000 ns )                    ; time:inst|\timecount:time_reg[10] ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; countdown:inst5|\pro1:cnt1[0]     ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; countdown:inst5|\pro1:cnt2[0]     ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; countdown:inst5|\pro1:cnt3[0]     ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; time:inst|\timecount:time_reg[0]  ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; time:inst|\timecount:time_reg[4]  ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; time:inst|\timecount:time_reg[8]  ; display:inst6|bcd[0]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; time:inst|\timecount:time_reg[2]  ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 32.26 MHz ( period = 31.000 ns )                    ; time:inst|\timecount:time_reg[6]  ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 17.000 ns               ;
; N/A                                     ; 41.67 MHz ( period = 24.000 ns )                    ; countdown:inst5|\pro1:cnt2[3]     ; display:inst6|bcd[3]              ; CLK        ; CLK      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|led1                ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|sel[0]              ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|sel[1]              ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; display:inst6|cnt[1]              ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; display:inst6|cnt[0]              ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|treg1[1]            ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|treg1[5]            ; display:inst6|bcd[1]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|led1                ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|sel[0]              ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; keyscan:inst8|sel[1]              ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; display:inst6|cnt[1]              ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;
; N/A                                     ; 43.48 MHz ( period = 23.000 ns )                    ; display:inst6|cnt[0]              ; display:inst6|bcd[2]              ; CLK        ; CLK      ; None                        ; None                      ; 18.000 ns               ;