watch.tan.rpt

来自「一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要」· RPT 代码 · 共 296 行 · 第 1/5 页

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; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[5]  ; time:inst|\timecount:time_reg[10] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[7]  ; time:inst|\timecount:time_reg[10] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[6]  ; time:inst|\timecount:time_reg[10] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[8]  ; time:inst|\timecount:time_reg[10] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[9]  ; time:inst|\timecount:time_reg[10] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[0]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[3]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[2]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[4]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[5]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[7]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[6]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[8]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[9]  ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; time:inst|\timecount:time_reg[10] ; time:inst|\timecount:time_reg[11] ; CLK        ; CLK      ; None                        ; None                      ; 9.000 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                                   ;                                   ;            ;          ;                             ;                           ;                         ;
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