jk_tp.v.bak

这是基于verilog语言写的

module JK_tp;
reg  idclock,reset,j,k;
wire q,qn;

parameter dely=100;
JK inst_JK(idclock,reset,j,k,q,qn);

initial 
begin  idclock=0;reset=0;j=0;k=1;
#(dely*20)  reset=1;
#(dely*20)  j=1;
#(dely*20)  k=0;
#(dely*20)  j=0;
#(dely*20)  reset=0;
#(dely*20)  reset=1;
end
always#(dely/2)  idclock=~idclock;

initial
$monitor($time,,,"reset=%d,idclock=%d,j=%d,k=%d,q=%d,qn=%d" ,reset,idclock,j,k,q,qn);

endmodule