dpll_3count.v

这是基于verilog语言写的

module DPLL_3count(idclock,inc,dec,idout,reset);
output idout;
input  idclock;
input  inc,dec;
input  reset;
wire Q1, Qn1, Q2, Qn2, Q3, Qn3;
wire Q4, Qn4, Q5, Qn5, Q6, Qn6;
wire Q7, Qn7, Q8, Qn8, Q9, Qn9;
wire D7, D8; 


FFD FFD1(idclock, reset, dec, Q1, Qn1);
FFD FFD2(idclock, reset, inc, Q2, Qn2); 
FFD FFD3(idclock, reset, Q1, Q3, Qn3);
FFD FFD4(idclock, reset, Q2, Q4, Qn4); 
FFD FFD5(idclock, reset, Q3, Q5,Qn5);
FFD FFD6(idclock, reset, Q4, Q6,Qn6);
assign D7=((Q9 & Qn1 & Q3)|(Q9 & Q5 & Qn3));
assign D8=((Qn9 & Qn2 & Q4)|(Qn9 & Q6 & Qn4));
FFD FFD7(idclock, reset, D7, Q7, Qn7 );
FFD FFD8(idclock, reset, D8, Q8, Qn8);
JK FFJK(idclock, reset, Qn7, Qn8, Q9, Qn9);
assign idout = (!idclock)&Q9;
endmodule