jk.v.bak

这是基于verilog语言写的

module JK(idclock,reset,j,k,q,qn);
input idclock,reset,j,k;
output q,qn;
reg q;

always@(posedge idclock or negedge reset)
begin
   if(!reset) q<=1'b0 ;
   else if(reset)
   begin
   case({j,k})
     2'b00: q<=q;
     2'b01: q<=1'b0;
     2'b10: q<=1'b1;
     2'b11: q<=~q;
   endcase
   end
end
assign qn=~q;
endmodule