📄 button.v
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module button (clkin,phn,signal,cnt,enable) ;
input clkin,phn;
output [6:0]cnt;
output signal,enable;
reg [6:0]cnt;
reg enable,signal;
//assign cnt=0;
always @(posedge clkin)
begin
if(cnt==50)
cnt=0;
else if(enable||!phn)
cnt=cnt+1;
signal=(cnt==0);
enable=(cnt!=0);
end
endmodule
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