秒表可计时 - 免费下载

VHDL/FPGA/Verilog资源文件大小：565 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

fairbank

上传时间

2016-11-27 00:00

文件大小

565 K

所需积分

2 积分

推荐指数

⭐⭐⭐⭐⭐ (5/5)

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资源简介

秒表可计时，用VHDL编译的源代码，从0.1到60秒计时，解压后直接用Quartus打开project即可

源码文件列表

📂 共 94 个源码文件点击文件名可在线查看源代码

1 📄

waveform1.vwf

大小: 14.62 KB

查看源码

2 📄

lab5.pin

大小: 56.94 KB

查看源码

3 📄

lab5.vhd

大小: 900 B

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4 📄

lab5.fit.summary

大小: 599 B

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5 📄

lab5.tan.rpt

大小: 64 KB

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6 📄

lab5stopwatch.vhd

大小: 3.32 KB

查看源码

7 📄

lab5.qpf

大小: 909 B

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8 📄

lab5.map.summary

大小: 452 B

查看源码

9 📄

lab5.asm.rpt

大小: 8 KB

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10 📄

lab5.pof

查看源码

11 📄

lab5.qsf

大小: 3.64 KB

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12 📄

lab5.flow.rpt

大小: 6.1 KB

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13 📄

lab5.fit.smsg

大小: 513 B

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14 📄

bin2led.vhd

大小: 824 B

查看源码

15 📄

lab5.fit.rpt

大小: 64 KB

查看源码

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