register_initialize.v.bak

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module register_initialize;
parameter size=1024,bytesize=8;
reg[bytesize-1:0] memory[size-1:0];
initial
  begin:jjkk
    integer index;
    for(index=0;index<size;index=index+1)
       memory[index]=0;
    areg=0;
  end
endmodule