bit_test.v

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module bit_test;
reg[3:0] a,b,c;
initial begin
    a=4'b1100;b=4'b0011;c=4'b0101;
    $displayb(~a);
    $displayb(a&c);
    $displayb(a|b);
    $displayb(b^c);
    $displayb(a~^c);
end
endmodule