read_mem.v.bak

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

task read_mem;
output[31:0] data;
input[15:0] address;
reg[3:0] counter;
reg[7:0] temp[1:4];
begin
  for(counter=1;counter<4;counter=counter+1)
  temp[counter]=mem[address+counter-1];
  data={temp[1],temp[2],temp[3],temp[4]};
end
endmodule