dff.bak

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module dff_asynchronous(q,d,clear,clk);
output q;
input d,clear,clk;
reg q;
always@(clear)
  if(!clear)
    q=0;
always@(negedge clk)
  if(!clear)
    q=0;
  else
    q=d;
endmodule