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📄 equal_test.v

📁 该代码中有不少关于学习verilog HDL的例子,对初学者有帮助
💻 V
字号:
module equal_test;reg[3:0] a,b,c,d,e,f;initial begin    a=4'b1101;    b=4'b1101;    c=4'b1x0z;    d=4'b1x0z;    e=4'b1100;    f=4'b1xx1;    $display(a==b);    $display(a!=e);    $display(c===d);    $display(c!==f);endendmodule

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