_8bits_multiplier1.v.bak

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module _8bits_multiplier1(result,opa,opb);
output[15:0] result;
input[7:0] opa,opb;
reg[15:0] result;
always@(opa or opb)
  begin: mult
    integer index;
    result=0;
    for(index=1;index<8;index=index+1)
    if(opb[0]==1)
    result=result+(opa<<(index-1));
  end
endmodule