8shift_register.v.bak

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module 8bitsshift_register(d_out,d_in,clk1,clk2);
output d_out;
input d_in,clk1,clk2;
reg d_out;
reg[1:7] data;
reg[1:4] i;
always@(posedge clk1 or negedge clk2)
  begin
    d_out=data[1];
    for(i=1;i<7;i=i+1)
      data[i]=data[i+1];
      data[7]=d_in;
  end
endmodule