clk_gen.v

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module clk_gen(clk);
output clk;
integer counter;
reg clk;
initial
  begin
    counter=0;
    clk=0;
    begin:forever_part
      forever
        begin
          counter=counter+1;
          if(counter>200) disable forever_part;
          #25 clk=~clk;
        end
    end
  end
endmodule