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📄 reduct_test.v

📁 该代码中有不少关于学习verilog HDL的例子,对初学者有帮助
💻 V
字号:
module reduct_test;reg[3:0] a,b,c;initial begin    a=4'b1111;    b=4'b0101;    c=4'b0011;    $displayb(&a);    $displayb(|b);    $displayb(^b);    $displayb(~&c);    $displayb(~|c);    $displayb(~^a);endendmodule

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