dizhi.v

来自「硬件编程实现伪随机交织器和随机交织器」· Verilog 代码 · 共 25 行

module dizhi(k,,q1,clk,en);
  
   input clk,en;
   output [2:0] k;
   output [2:0] q1;
   reg q0,q9,q2;
   reg [2:0] k;
   reg [2:0] q;
 



   assign q1={q2,q9,q0}-1;
  always @(posedge clk or negedge en  )
   begin
    if(!en)
   {q2,q9,q0}<=3'b111;
    else
     begin
     {q2,q9,q0}<={q9,q0,(q2^q0)};
    end
    q={q2,q9,q0}-1;
    k=q;
   end
  endmodule