mux.v

这是PCM电话传输系统模型的verilog程序,是一个modlesim开发环境下的工程文件,并有波形仿真结果.

module  mux(out,rst,clk,cnt,d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7,d_in8,
            d_in9,d_in10,d_in11,d_in12,d_in13,d_in14,d_in15,d_in16,d_in17,d_in18,
            d_in19,d_in20,d_in21,d_in22,d_in23,d_in24,d_in25,d_in26,d_in27,d_in28,
            d_in29,d_in30,d_in31);
output [7:0] out;
input  rst,clk;
input  [4:0] cnt;
input  [7:0] d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7,d_in8,d_in9,d_in10,
             d_in11,d_in12,d_in13,d_in14,d_in15,d_in16,d_in17,d_in18,d_in19,d_in20,
             d_in21,d_in22,d_in23,d_in24,d_in25,d_in26,d_in27,d_in28,d_in29,d_in30,d_in31;
reg    [7:0] data_buf;

assign out=data_buf;

always@(posedge clk or negedge rst)
      if(!rst) data_buf<=0;
      else
        case(cnt)
          5'b0_0000:  data_buf<=d_in0;
          5'b0_0001:  data_buf<=d_in1;
          5'b0_0010:  data_buf<=d_in2;
          5'b0_0011:  data_buf<=d_in3;
          5'b0_0100:  data_buf<=d_in4;     
          5'b0_0101:  data_buf<=d_in5;
          5'b0_0110:  data_buf<=d_in6;
          5'b0_0111:  data_buf<=d_in7;
          5'b0_1000:  data_buf<=d_in8;     
          5'b0_1001:  data_buf<=d_in9;
          5'b0_1010:  data_buf<=d_in10;
          5'b0_1011:  data_buf<=d_in11;
          5'b0_1100:  data_buf<=d_in12;     
          5'b0_1101:  data_buf<=d_in13;
          5'b0_1110:  data_buf<=d_in14;
          5'b0_1111:  data_buf<=d_in15;
          5'b1_0000:  data_buf<=d_in16;
          5'b1_0001:  data_buf<=d_in17;
          5'b1_0010:  data_buf<=d_in18;
          5'b1_0011:  data_buf<=d_in19;
          5'b1_0100:  data_buf<=d_in20;     
          5'b1_0101:  data_buf<=d_in21;
          5'b1_0110:  data_buf<=d_in22;
          5'b1_0111:  data_buf<=d_in23;
          5'b1_1000:  data_buf<=d_in24;     
          5'b1_1001:  data_buf<=d_in25;
          5'b1_1010:  data_buf<=d_in26;
          5'b1_1011:  data_buf<=d_in27;
          5'b1_1100:  data_buf<=d_in28;     
          5'b1_1101:  data_buf<=d_in29;
          5'b1_1110:  data_buf<=d_in30;
          5'b1_1111:  data_buf<=d_in31;
          default:   data_buf<=8'b0_0000;
       endcase
endmodule