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VHDL/FPGA/Verilog
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这是用VHDL设计的十进制计数器
这是用VHDL设计的十进制计数器
VHDL/FPGA/Verilog
318 K
119 次下载
2014-01-22
资源详细信息
文件格式
RAR
文件大小
318 K
资源分类
VHDL/FPGA/Verilog
上传者
wp1111111
发布时间
2014-01-22 10:12
下载统计
119
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这是用VHDL设计的十进制计数器 - 资源详细说明
这是用VHDL设计的十进制计数器,两个VHDL程序分别说明了out和buffer的区别
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1
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cnt42.map.talkback.xml
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cnt42.fit.talkback.xml
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cnt42.sim.talkback.xml
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cnt4.tan.talkback.xml
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11
cnt4.rpp.talkback.xml
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12
cnt42.asm.talkback.xml
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13
cnt42.jam
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14
cnt42.tan.rpt
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15
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