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用VHDL 设计的单时钟同步十进制可逆计数器的设计
用VHDL 设计的单时钟同步十进制可逆计数器的设计
VHDL/FPGA/Verilog
2 K
145 次下载
2017-05-13
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
wenyishizhu
发布时间
2017-05-13 20:35
下载统计
145
次
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2 积分
用VHDL 设计的单时钟同步十进制可逆计数器的设计 - 资源详细说明
用VHDL 设计的单时钟同步十进制可逆计数器的设计
用VHDL 设计的单时钟同步十进制可逆计数器的设计 - 源码文件列表
本资源包含 1 个源码文件
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1
singleclocksynchronousdesignmetriccntr.txt
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