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VHDL/FPGA/Verilog
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FPGA的时钟设计,源代码,很有参考价值,希望对学习FPGA
FPGA的时钟设计,源代码,很有参考价值,希望对学习FPGA设计的朋友有参考意义.
VHDL/FPGA/Verilog
22 K
89 次下载
2013-12-18
资源详细信息
文件格式
RAR
文件大小
22 K
资源分类
VHDL/FPGA/Verilog
上传者
yitiaojin135
发布时间
2013-12-18 15:07
下载统计
89
次
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2 积分
FPGA的时钟设计,源代码,很有参考价值,希望对学习FPGA设计的朋友有参考意义. - 资源详细说明
FPGA的时钟设计,源代码,很有参考价值,希望对学习FPGA设计的朋友有参考意义.
FPGA的时钟设计,源代码,很有参考价值,希望对学习FPGA设计的朋友有参考意义. - 源码文件列表
本资源包含 41 个源码文件
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1
clock.jid
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2
clocktop.vhd
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3
sseg.naf
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4
minutes.abl
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5
control.naf
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6
sseg.jhd
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7
hours.sym
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8
clock.lct
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9
clocktop.abv
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10
minutes.sym
查看源码
11
clock.sty
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12
clocktop.jhd
查看源码
13
syndos.env
查看源码
14
seccntr.naf
查看源码
15
sseg.abl
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