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这个设计是使用Virtex-4实现DDR的控制器的

VHDL/FPGA/Verilog 467 K 62 次下载 2017-05-20

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RAR

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467 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2017-05-20 20:07

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这个设计是使用Virtex-4实现DDR的控制器的 - 资源详细说明

这个设计是使用Virtex-4实现DDR的控制器的，设计分为三个主要模块：Front-End FIFOs,DDR SDRAM Controller和Datapath Module。其中主要是DDR SDRAM Controller,当然还有测试模块。

这个设计是使用Virtex-4实现DDR的控制器的 - 源码文件列表

本资源包含 34 个源码文件支持在线预览，点击文件名即可查看

1

mem_interface_top_test_bench_0.v

2

mem_interface_top_v4_dm_iob.v

3

mem_interface_top_addr_gen_0.v

4

mem_interface_top_user_interface_0.v

5

mem_interface_top_data_tap_inc.v

6

mem_interface_top_idelay_ctrl.v

7

mem_interface_top_tap_logic_0.v

8

mem_interface_top_wr_data_fifo_16.v

9

mem_interface_top_pattern_compare8.v

10

mem_interface_top_ddr_controller_0.v

11

mem_interface_top_backend_rom_0.v

12

mem_interface_top_rd_wr_addr_fifo_0.v

13

mem_interface_top_rd_data_0.v

14

mem_interface_top.v

15

mem_interface_top_infrastructure.v

查看完整源码列表 (共 34 个文件) →

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