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高达16位加法器的实现
高达16位加法器的实现
VHDL/FPGA/Verilog
51 K
160 次下载
2014-06-19
资源详细信息
文件格式
RAR
文件大小
51 K
资源分类
VHDL/FPGA/Verilog
上传者
janeljh1
发布时间
2014-06-19 15:59
下载统计
160
次
所需积分
2 积分
高达16位加法器的实现 - 资源详细说明
高达16位加法器的实现,工作环境在ISE,modesim,该例程较为详细!
高达16位加法器的实现 - 源码文件列表
本资源包含 13 个源码文件
支持在线预览,点击文件名即可查看
1
_primary.vhd
查看源码
2
_primary.vhd
查看源码
3
hdllib.ref
查看源码
4
adder_ncdtout_tcl.rsp
查看源码
5
adder.xst
查看源码
6
runxst_tcl.rsp
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7
adder_flowplus.gfl
查看源码
8
nc1toncd_tcl.rsp
查看源码
9
edntongd_tcl.rsp
查看源码
10
bitgen.rsp
查看源码
11
adder.gfl
查看源码
12
parentassignpackagepinsapp_tcl.rsp
查看源码
13
netlist.lst
查看源码
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