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用StateCAD设计一个“串进并出的加法器”状态机
用StateCAD设计一个“串进并出的加法器”状态机
VHDL/FPGA/Verilog
14 K
84 次下载
2014-01-04
资源详细信息
文件格式
RAR
文件大小
14 K
资源分类
VHDL/FPGA/Verilog
上传者
LiuRong
发布时间
2014-01-04 08:08
下载统计
84
次
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2 积分
用StateCAD设计一个“串进并出的加法器”状态机 - 资源详细说明
用StateCAD设计一个“串进并出的加法器”状态机,并使用StateCAD测试激励生成器设计测试激励,验证该状态机,掌握完整的StateCAD设计流程.
用StateCAD设计一个“串进并出的加法器”状态机 - 源码文件列表
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