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可以调整时间和设置闹钟的数字钟(VHDL)

VHDL/FPGA/Verilog 886 K 164 次下载 2013-12-27

资源详细信息

文件格式

RAR

文件大小

886 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-27 05:56

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164 次

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2 积分

可以调整时间和设置闹钟的数字钟(VHDL) - 资源详细说明

可以调整时间和设置闹钟的数字钟(VHDL)

可以调整时间和设置闹钟的数字钟(VHDL) - 源码文件列表

本资源包含 100 个源码文件支持在线预览，点击文件名即可查看

1

alarm_clock.flow.rpt

2

decoder.vhd

3

prev_cmp_alarm_clock.qmsg

4

alarm_controller.vhd.bak

5

p_alarm.vhd.bak

6

alarm_controller.vhd

7

alarm_clock.map.summary

8

alarm_clock.pof

9

display_driver.vhd

10

alarm_clock.done

11

display_driver.vhd.bak

12

alarm_clock.map.rpt

13

alarm_clock.vwf

14

alarm_clock.sim.rpt

15

alarm_clock.vhd

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